3D NAND高深宽比孔洞刻蚀技术与多层堆叠工艺控制要点

引言

3D NAND通过垂直堆叠存储单元突破平面微缩的物理极限，其核心结构是在厚达数微米至十余微米的交替介质层中一次性刻穿出高深宽比的存储孔道。随着堆叠层数从64层、128层向200层以上演进，孔洞深宽比已由早期的20:1提升至60:1甚至更高。这一变化使孔洞刻蚀成为决定器件良率与性能的关键工序，同时也对多层堆叠的薄膜应力控制与层间对准精度提出了更为严苛的要求。

一、高深宽比孔洞刻蚀的技术难点

高深宽比刻蚀的本质，是在有限开口尺寸下将反应离子输运至孔底，并及时排出副产物。随着深宽比增大，工艺窗口迅速收窄，主要体现在以下几个方面：

• 刻蚀速率与深度均匀性：离子与中性自由基在孔道内的传输受限于角度分布与壁面复合损失，孔越深，底部刻蚀速率越低，易出现深度不均与刻蚀终止。
• 侧壁形貌控制：需要保持接近90度的垂直侧壁，同时抑制弓形、腰鼓与扭曲等缺陷。侧壁沉积的聚合物保护层与刻蚀气体的配比需要精细调节。
• 底部关键尺寸与圆度：孔底CD直接决定后续存储单元的电学特性，底部缩颈或倾斜会导致填充困难与器件失效。
• 副产物排出与堵塞：高深宽比孔道内副产物排出不畅，容易在孔口或孔中段形成堵塞，造成刻蚀中止。

这些难点相互耦合，使工艺开发往往需要在刻蚀速率、形貌精度与缺陷控制之间寻求折中。

二、主流刻蚀技术路线

针对高深宽比孔洞，业界主要采用电容耦合等离子体与电感耦合等离子体两类反应离子刻蚀平台，并配合多种工艺增强手段：

• 脉冲射频刻蚀：通过交替开启与关闭射频功率，分时实现刻蚀与钝化，改善侧壁保护并缓解孔底电荷积累。
• 低温刻蚀：在较低衬底温度下增强侧壁钝化效果，减少横向刻蚀，提升垂直度。
• 气体调制与分步刻蚀：在刻蚀气体中引入含碳、含氟或含氧组分，动态调节聚合物沉积与离子轰击的平衡。
• 混合等离子体与偏压优化：通过调节源功率与偏压功率，控制离子能量分布，兼顾刻蚀速率与掩膜选择比。

工艺开发中通常结合在线监测与截面分析，建立刻蚀深度、侧壁角度与底部CD的预测模型，以缩短工艺调试周期。

三、多层堆叠对薄膜应力控制的严苛要求

3D NAND的堆叠结构由二氧化硅与氮化硅交替沉积而成，单层厚度通常在数十纳米量级，层数越多，总膜厚越大。不同材料的热膨胀系数与本征应力存在差异，沉积过程中应力不断累积，可能引发晶圆翘曲、膜层开裂或界面剥离。

应力控制的难点主要体现在：

• 翘曲与套刻误差的耦合：晶圆翘曲会改变光刻焦面与对准信号，间接放大套刻偏差，形成应力与对准之间的负反馈。
• 刻蚀过程中的应力释放：高深宽比孔洞刻蚀去除了大量材料，局部应力重新分布，可能导致孔道变形或相邻结构偏移。
• 沉积参数与退火策略：需要通过调整沉积温度、气体配比、射频功率以及后续退火工艺，将整体应力控制在可接受范围内，同时避免对已形成结构造成热损伤。

因此，堆叠工艺往往需要将应力表征与刻蚀、光刻结果联动分析，建立从单层沉积到整体堆叠的应力预算体系。

四、层间对准精度的挑战

随着堆叠层数增加，层间对准精度直接决定孔洞能否准确贯通至目标层。套刻误差主要来源于光刻机对准精度、晶圆畸变、薄膜应力引起的图形偏移以及刻蚀过程中的横向钻蚀。

应对措施包括：优化对准标记设计与信号识别算法；在光刻前进行晶圆畸变补偿；采用先进套刻量测与反馈控制，将误差分解到各工艺步骤；在刻蚀环节控制侧壁垂直度，减少由形貌倾斜带来的等效套刻偏差。对于超过200层的堆叠结构，套刻预算往往被压缩至纳米级，工艺窗口极为有限，需要光刻、刻蚀、薄膜沉积各环节协同优化。

五、工艺环境与存储环境的管理

高深宽比孔洞刻蚀后的晶圆表面活性较高，暴露于潮湿环境中容易发生吸潮、氧化或表面污染，进而影响后续填充与电学性能。在研发与量产环节，对晶圆等待区、周转存储以及成品器件的环境湿度进行控制，是保障工艺稳定性的重要一环。

针对IC集成电路存储环节的低湿抗氧化需求，亿捷EJER推出了相应的环境控制方案，其电子防潮箱与氮气柜可用于晶圆、掩膜版及存储器件的低湿存放，帮助降低湿气侵入带来的氧化风险。在高深宽比刻蚀与多层堆叠工艺之间设置稳定的低湿周转环境，有助于减少批次间的性能波动，为良率分析提供更可控的变量条件。

结语

3D NAND高深宽比孔洞刻蚀是一项涉及等离子体物理、材料科学与精密控制的系统工程。堆叠层数的持续增加，使薄膜应力控制与层间对准精度成为与刻蚀本身同等重要的工艺支柱。只有在刻蚀形貌、应力预算、套刻控制以及环境管理等方面形成协同，才能支撑更高层数器件的稳定制造。亿捷EJER的低湿抗氧化方案从存储环境侧提供辅助保障，也为工艺链条中的环境变量控制提供了一种可行思路。